当前位置:文档下载 > 所有分类 > 工程科技 > 电子/电路 > verilog语言编写8位全加器
侵权投诉

verilog语言编写8位全加器

8位全加器

一、

实验目的

用verilog语言编写一个8位全加器,并在modelsim软件上进行仿真。 二、代码 1、源代码:

module add8(sum,cout,in1,in2,cin); input [7:0] in1,in2; input cin;

output [7:0] sum; output cout;

assign {cout,sum}=in1+in2+cin;

endmodule 2、激励:

`timescale 1ns/100ps module add8_tb; reg[7:0] A,B; reg CIN;

wire [7:0] SUM; wire COUT;

add8 ul(

.sum(SUM), .cout(COUT), .in1(A), .in2(B), .cin(CIN) );

initial begin

A=8'd0;B=8'd0;CIN=1'b0;

#10 A=8'd20;B=8'd129;CIN=1'b1; #10 A=8'd27;B=8'd19;CIN=1'b0; #10 A=8'd157;B=8'd29;CIN=1'b0; #10 A=8'd37;B=8'd68;CIN=1'b0; #10 A=8'd11;B=8'd69;CIN=1'b0; #10 A=8'd54;B=8'd67;CIN=1'b1;

第1页

猜你喜欢

返回顶部