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软判决Viterbi译码和序列译码在FPGA上的实现

Vol.19 No.4  Jul.2003

    

科技通报

BULLETINOFSCIENCEANDTECHNOLOGY

第19卷第4期

2003年7月

软判决Viterbi译码和序列译码在FPGA上的实现

方锦明

(义乌工商职业技术学院,浙江义乌 322000)

摘 要:介绍了3位软判决Viterbi译码器和序列译码器的FPGA实现,其中选用了同样的码率1/2和约束长度7.在

FPGA实现的基础上,对Viterbi译码器和序列译码器的译码性能进行了测试和比较.结果表明,虽然序列译码器出

现很小的译码增益损失,但其译码速度与Viterbi译码器不相上下,Viterbi译码器,当然这是以增加译码延时为代价的.关键词:通信技术;软判决;译码;FPGA

中图分类号:TN911.22  -(2003)04-0344-04

2ViterbiandSequentialDecodingonFPGA

FANGJin2ming

(YiwuIndustrial&CommercialCollege,Yiwu322000,China)

Abstract:FPGAimplementationsofaViterbidecoderandaSequentialdecoderarepresented,inwhichthesamecoderate1/2,constraintlength7and32bitsoftdecisionareadopted.BasedonFPGAimplementations,decodingperformancesofViterbidecoderandSequentialdecoderhavebeentestedandcomparedwitheachother.It

软判决Viterbi译码和序列译码在FPGA上的实现

isshownthat,withcomparabledecodingspeedperfor2manceandaslightcodinggainloss,thesequentialdecoderconsumesmuchlowerresourceusagethanViterbidecoder.However,thisisatthecostofanincreaseddecodingdelay.

Keywords:communicationtechnology;soft2decision;decoding;FPGA

0 引 言

Viterbi译码器[1,2]具有相当高的计算复杂度,

性,所以该译码器的应用被限制在非实时应用领

域;此外,从硬件实现的角度而言,也没有一种可行的方案用序列译码器来替代Viterbi译码器.目前还没有文献专门对Viterbi译码器与序列译码器的硬件实现以及译码延时性能在同样的通道条件下作对比分析.随着便携通讯系统需求量的日益增加和集成电路工艺水平的进一步提高,译码器的功率消耗问题越来越成为一个重要的关键性问题,人们不希望在峰值功耗场合应用序列译码,而是希望在优化的平均功耗场合应用序列译码.文献[8]给出了一个低功耗硬判决序列译码器,并在ASIC实现方面将序列译码器与Viterbi译码器进行了比较.本文

已广泛应用于译码卷积码.Viterbi译码器的译码延时是可预测的,其复杂度也固定,而且能实现最优解码,所以该译码器特别适用于实时应用系统.针对Viterbi译码器的硬件实现方法和如何进一步提高其性能等问题,已有文献从译码速度、占用面积和功率消耗等方面进行了讨论[3~6].序列译码[7]能以较小的计算复杂度实现与通道匹配较好的译码性能,但是由于序列译码器的译码延时具有不确定

收稿日期:2003-03-05

作者简介:方锦明,男,1965年生,浙江义乌人,讲师,工学硕士.

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